verilog问题~~~~~求助啊

verilog问题~~~~~求助啊

端口定义部分出错了：
改成
module Number(DIG,SEL,RESET,CLOCK,SW);
input RESET,CLOCK;
input [0 : 5] SW;
output [0 : 7] DIG;
output [0 : 5] SEL;

SU BUN(
.CLK_IN1(CLOCK),
.CLK_IN2(CLOCK),
.DIGA(DIG),
.SELA(SEL)
);
endmodule追问module red(CLOCK,RESET,DIG,SEL,SW);
input RESET,CLOCK,SW;
output DIG,SEL;
reg [0:7] DIG;
reg [0:5] SEL;
wire [0:5] SW;
那我这么定义怎么没问题？？追答你意思是你在原先的模块中使用这样的定义没有出错吗？追问我原先没有其他模块，只有一个。后来我想改成好几个模块就不行了

位宽应该这么：
output[7:0] DIG;
reg[7:0] DIG;追问module red(CLOCK,RESET,DIG,SEL,SW);
input RESET,CLOCK,SW;
output DIG,SEL;
reg [0:7] DIG;
reg [0:5] SEL;
wire [0:5] SW;
那我这么定义怎么没问题？？追答把你调用的模块的源码也给出来看看追问module SU(CLK_IN1,CLK_IN2,DIGA,SELA);
//接口的描述
input CLK_IN1,CLK_IN2;
output DIGA;
output [0:5]SELA;
//数据的定义
wire [0:7]DIGA;
reg [0:5]SELA;
reg [0:3]AX;
reg [0:3]N_1;
reg [0:3]N_2;
reg [0:3]N_3;
reg [0:3]N_4;
wire CLK_1;
wire CLK_2;追答把DIG 、 SEL定义成wire型追问Error: Net "SU:BUN|DIGA[0]", which fans out to "SU:BUN|DIGA[0]", cannot be assigned more than one value
Error: Net is fed by "SU:BUN|INPUTS:N1|DIGS[0]"
Error: Net is fed by "SU:BUN|INPUTS:N2|DIGS[0]"
Error: Net is fed by "SU:BUN|INPUTS:N3|DIGS[0]"
Error: Net is fed by "SU:BUN|INPUTS:N4|DIGS[0]"
就该这样了

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